차세대 인터넷을 위한 고성능 네트워크 프로세서에 대한 설계 및 개발 연구
(목적 기초 연구 과제, 과학기술부, 2001. 9∼2004. 8)
현재 본 연구실에서는 과학기술부의 목적기초 연구과제로서 3년에 걸친 네트워크 프로세서 설계의 연구·개발 과제를 수행중이다. 네트워크 프로세서(NPU)란 네트워크에서 패킷 처리를 위해 최적화된 마이크로 프로세서로서 네트워크 망 패킷의 흐름(packet flow) 위에 위치하여 이를 받아들여 가공하거나 적절한 방향으로 내보내는 일을 한다. 이러한 네트워크 프로세서는 네트워크 망의 요구에 대해 최적화되어 높은 대역폭bandwidth 처리와 프로그램 가능한 유연한 구조를 갖는다(세부사항참조)
▣ 목표 응용 시스템의 성능 향상에 필수적인 명령어를 연구하여 이에 최적화된 새로운 NPU ISA(Instruction Set Architecture)를 설계한다.본 연구진은 홍익대학교 정보컴퓨터공학부의 System Software & Architecture연구실(http://sal.hongik.ac.kr/), 아주대학교 정보통신전문대학원의 Internet연구실(http://ilab.ajou.ac.kr/)과 연계하여 두 개의 아키텍처 그룹과 한 개의 네트워크 그룹으로서 NPU 연구를 진행하고 있다. 참여 연구진은 프로세서의 개발과 설계 및 네트워크 분야에서 세계 최첨단의 기술력을 자랑하는 Intel(고려대 최린 교수님), IBM(홍익대 김선일 교수님), 벨 통신(Bellcore)연구소(아주대 김효곤 교수님)에서 최소 3년 이상 씩 개발 및 연구를 수행한 경험이 있는 연구원으로 구성되어 있다. 본 연구진은 차세대 인터넷을 위한 네트워크 프로세서의 설계, 성능 평가 및 개발 기술 확보를 최종 목표로 하며 다음과 같은 세부 사항을 기조로 연구를 진행중이다.
▣ 병렬 패킷 엔진·라우팅 테이블 처리 모듈·스케쥴러 모듈·버퍼관리 모듈·레이블 처리 모듈·메모리 및 스위치 fabric 인터페이스 및 중앙 처리 프로세서(CPU) 인터페이스·NPU 캐쉬 및 메모리 hierarchy 설계 기술 등의 NPU 성능 향상에 핵심적인 기술을 연구·개발한다.
▣ 아키텍처 수준의 NPU 시뮬레이션 모델 개발과 네트워크 응용 시스템 분석 기술을 개발하여 본 연구진에 의해 새롭게 설계된 NPU의 성능을 평가하며 기존의 NPU, CPU와의 성능을 비교·분석한다.
▣ 최종적으로, ISA 수준의 NPU 시뮬레이션 모델 개발과 마이크로 구조 수준의 NPU 시뮬레이션 모델을 개발하며, Clock cycle time과 chip area를 고려한 NPU 파이프라인 설계를 통해 실제 NPU 하드웨어로의 구현을 모색한다.
<연구 목적>
현재 국내업계에서는 NPU를 장착한 라우터 또는 방화벽이 개발 초기 단계에 있다. 연구 분야에서도 활동이 미미하여 암호화 전용 프로세서를 위한 연구모임 등이 한시적으로 있었고, gigabit 이더넷 스위치 등이 개발되기도 했다. 그러나 최근 쓰이고 있는 일반적인 의미에서의 프로그램 가능한 NPU의 연구 개발은 아직 시작되지 않고 있다. 이러한 시점에서 본 연구진의 NPU 개발은 비메모리 반도체 기술 확보와 시장 선점으로 인한 수입 대체 효과에 기여할 수 있는 실질적인 연구가 될 수 있을 것이다. 곧, 본 연구진은 NPU 자체의 성능 향상과 이를 사용한 네트워크 응용 어플리케이션에 관한 연구를 목표로 하고 있으며, 이러한 연구는 네트워크 망의 발전과 더불어 새로운 패러다임으로 등장한 네트워크 프로세서 시장을 선점할 수 있는 실제적인 기조 연구가 될 수 있다.
